Zynq构建SoC系统深度学习笔记-05-PL读写DDR3 - 【瀚海方舟】 FPGA及SoC技术博客 - 与非博客 - 与非网

关于地址分配

https://www.xilinx.com/support/documentation/user_guides/ug585-Zynq-7000-TRM.pdf (Ch.4)

https://s3-us-west-2.amazonaws.com/secure.notion-static.com/44f4e3cc-8a40-40aa-8f5d-22b360f60621/Untitled.png

关于AXI Master的突发数据传输的储存位置

https://s3-us-west-2.amazonaws.com/secure.notion-static.com/85152e94-64e0-42bc-a718-f2df5122cf0d/Untitled.png

即用AXI Master传输一整块数据的话只能传输到临时储存，如BRAM中，然后再从其中取出。